Nächste Seite: 20250916 Aufwärts: trixie13ofmyexcersize Vorherige Seite: 20250913
2025-09-15, 09:28 Uhr bis 09:54 Uhr: postfix lernen 2025-09-15, 09:58 Uhr bis ... 2025-09-15, 10:07 Uhr bis 10:30 Uhr: postfix lernen ... 2025-09-15, 11:12 Uhr bis 11:24 Uhr: auswendig 2025-09-15, 11:30 Uhr 2025-09-16, 08:42 Uhr bis 08:46 uhr bis 2025-09-17, 08:17 Uhr bis 2025-09-17, 14:22 Uhr bis 2025-09-18, 2025-09-18, 14:06 Uhr bis 10:17 uhr
GAL16V8
-------\___/-------
CLK | 1 20 | VCC
| |
X2 | 2 19 | NC
| |
X1 | 3 18 | NC
| |
X0 | 4 17 | NC
| |
NC | 5 16 | NC
| |
NC | 6 15 | NC
| |
NC | 7 14 | NC
| |
NC | 8 13 | NC
| |
NC | 9 12 | Y
| |
GND | 10 11 | /OE
-------------------
Pin 19 = NC XOR = 0 AC1 = 0 0 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 1 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 2 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 3 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 4 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 5 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 6 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 7 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx Pin 18 = NC XOR = 0 AC1 = 0 8 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 9 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 10 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 11 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 12 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 13 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 14 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 15 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx Pin 17 = NC XOR = 0 AC1 = 0 16 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 17 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 18 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 19 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 20 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 21 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 22 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 23 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx Pin 16 = NC XOR = 0 AC1 = 0 24 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 25 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 26 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 27 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 28 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 29 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 30 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 31 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx Pin 15 = NC XOR = 0 AC1 = 0 32 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 33 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 34 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 35 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 36 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 37 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 38 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 39 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx Pin 14 = NC XOR = 0 AC1 = 0 40 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 41 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 42 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 43 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 44 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 45 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 46 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 47 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx Pin 13 = NC XOR = 0 AC1 = 0 48 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 49 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 50 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 51 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 52 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 53 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 54 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 55 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx Pin 12 = Y XOR = 1 AC1 = 0 56 -x-- ---- -x-- ---- ---- ---- ---- ---- 57 -x-- x--- ---- ---- ---- ---- ---- ---- 58 x--- -x-- x--- ---- ---- ---- ---- ---- 59 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 60 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 61 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 62 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx 63 xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx
GAL16V8
DNFQUINE3NETQUINE20250915DAVIDVAJDA
CLK X2 X1 X0 NC NC NC NC NC GND
/OE Y NC NC NC NC NC NC NC VCC
Y = !X2 & !X0 #
!X2 & X1 #
X2 & !X1 & X0;
DESCRIPTION
A QUINE MC CLUSKEY 3 NETWORK, DNF, 20250915
Used Program: GALasm 2.1 GAL-Assembler: GALasm 2.1 Device: GAL16V8 *F0 *G0 *QF2194 *L1792 10111111101111111111111111111111 *L1824 10110111111111111111111111111111 *L1856 01111011011111111111111111111111 *L2048 00000001 *L2056 0100010001001110010001100101000101010101010010010100111001000101 *L2120 00000000 *L2128 1111111111111111111111111111111111111111111111111111111111111111 *L2192 1 *L2193 0 *C1805 * 54d0
Pin # | Name | Pin Type ----------------------------- 1 | CLK | Input 2 | X2 | Input 3 | X1 | Input 4 | X0 | Input 5 | NC | Input 6 | NC | Input 7 | NC | Input 8 | NC | Input 9 | NC | Input 10 | GND | GND 11 | /OE | Input 12 | Y | Output 13 | NC | NC 14 | NC | NC 15 | NC | NC 16 | NC | NC 17 | NC | NC 18 | NC | NC 19 | NC | NC 20 | VCC | VCC
(C) David Vajda Mon Sep 15 18:29:46 2025 3 Network - TTL - Disjunktive Normalform x2 x1 x0 y 0 0 0 0 1 1 0 0 1 0 2 0 1 0 1 3 0 1 1 1 4 1 0 0 0 5 1 0 1 1 6 1 1 0 0 7 1 1 1 0 x2 x1 x0 y 0 0 0 0 1 2 0 1 0 1 3 0 1 1 1 5 1 0 1 1 x2 x1 x0 y Gruppe 0: 0 0 0 0 1 Gruppe 1: 2 0 1 0 1 Gruppe 2: 3 0 1 1 1 5 1 0 1 1 0:2 0 - 0 2:3 0 1 - 5 1 0 1 0 2 3 5 0:2 + + 2:3 + + 5 + 0:2 0 - 0 2:3 0 1 - 5 1 0 1 y <= (not x2 and not x0) or (not x2 and x1) or (x2 and not x1 and x0); -- (C) David Vajda -- Mon Sep 15 18:29:46 2025 -- 3 Network - TTL - Disjunktive Normalform library ieee; use ieee.std_logic_1164.all; entity quine20250915 is port ( x2, x1, x0: in std_logic; y: out std_logic ); end; architecture behaviour of quine20250915 is begin y <= (not x2 and not x0) or (not x2 and x1) or (x2 and not x1 and x0); end; library ieee; use ieee.std_logic_1164.all; entity quine20250915testbench is port ( y: out std_logic ); end; architecture behaviour of quine20250915testbench is component quine20250915 port ( x2, x1, x0: in std_logic; y: out std_logic ); end component; signal x2, x1, x0: std_logic; begin q: quine20250915 PORT MAP (x2=>x2, x1=>x1, x0=>x0, y=>y);
-- (C) David Vajda -- Mon Sep 15 18:29:46 2025 -- 3 Network - TTL - Disjunktive Normalform library ieee; use ieee.std_logic_1164.all; entity quine20250915 is port ( x2, x1, x0: in std_logic; y: out std_logic ); end; architecture behaviour of quine20250915 is begin y <= (not x2 and not x0) or (not x2 and x1) or (x2 and not x1 and x0); end; library ieee; use ieee.std_logic_1164.all; entity quine20250915testbench is port ( y: out std_logic ); end; architecture behaviour of quine20250915testbench is component quine20250915 port ( x2, x1, x0: in std_logic; y: out std_logic ); end component; signal x2, x1, x0: std_logic; begin q: quine20250915 PORT MAP (x2=>x2, x1=>x1, x0=>x0, y=>y); x0 <= '0' after 0 ns, '1' after 10 ns, '0' after 20 ns, '1' after 30 ns, '0' after 40 ns, '1' after 50 ns, '0' after 60 ns, '1' after 70 ns, '0' after 80 ns; x1 <= '0' after 0 ns, '0' after 10 ns, '1' after 20 ns, '1' after 30 ns, '0' after 40 ns, '0' after 50 ns, '1' after 60 ns, '1' after 70 ns, '0' after 80 ns; x2 <= '0' after 0 ns, '0' after 10 ns, '0' after 20 ns, '0' after 30 ns, '1' after 40 ns, '1' after 50 ns, '1' after 60 ns, '1' after 70 ns, '0' after 80 ns; end;
